Předchozí kapitola Předchozí podkapitola Obsah kapitoly Příklady Průvodce Následující podkapitola Následující kapitola

7.5 Sekvenční logické systémy

Logické sítě rozebrané v odstavci 7.3 a 7.4. byly příkladem kombinačních logických systémů. Výstupy těchto systémů v určitém okamžiku závisely tedy právě jen na stavech vstupů této sítě v témže okamžiku (přesněji před dobou danou dobou průchodu elektronickými obvody tvořícími tuto síť). Funkční závislost mezi vstupy a výstupy byla jednou provždy dána zapojením sítě a nebylo možné tuto závislost měnit jinak, než změnou zapojení. Kombinační logické systémy tedy nemají paměť, tj. nemohou v sobě uchovat informaci obsaženou ve vstupech sítě po dobu delší, než je tato informace na vstupech fyzicky přítomna.

Řada logických sítí pracuje v synchronismu s posloupností impulsů, které jsou generovány zvláštním generátorem, který není součástí této sítě. Změna stavu výstupu takové logické sítě pak závisí jednak na stavu vstupů sítě při přítomnosti impulsu, jednak může záviset na historii vstupů, tj. na jejich stavech při přítomnosti dřívějších impulsů. Takovýmto obvodům říkáme sekvenční logické systémy a řídící impulsy nazýváme hodinovými impulsy. Je zřejmé,že sekvenční obvody musí obsahovat prvky, které jsou schopny si pamatovat informace minimálně po dobu mezi dvěma hodinovými impulsy.

7.5.1 KlopnĂ˝ obvod R-S

Základním obvodem, který je schopen setrvat v určitém stavu (logické 0 nebo 1) bez aplikace vnějších logických úrovní (mimo napájecí napětí ovšem) je tzv.paměťová buňka, neboli klopný obvod. Nejjednodušší klopný obvod vytvoříme pomocí dvou invertorů, kterým křížem propojíme vstupy a výstupy (viz obr. 7.26a). Po zapojení napájecího napětí nastaví se na výstupu jednoho invertoru logická jednička a na druhém výstupu logická nula. Tento stav je logicky konzistentní, neboť je-li např. na výstupu Q invertoru I1 logická jednička, je tato i na vstupu A2 invertoru I2, který musí mít tedy na svém výstupu nulu. Nula je tedy i na vstupu A1 invertoru I1 ,což odpovídá stavu na jeho výstupu. Chceme-li do paměťové buňky “zapisovat”, tj. nastavovat výstup Q do úrovně 0 nebo 1, musíme použít místo prostých invertorů dvojvstupová hradla NAND a propojit je společně se dvěma invertory podle obr. 7.26.b.

 

obr 7.26a
obr. 7.26b

Logické úrovně pro vstupní signály S = 1, R = 0 jsou na obrázku naznačeny. V sekvenčním logickém systému je třeba, aby se nastavení nebo nulování klopných obvodů dálo v synchronismu s hodinovými impulsy. To lze zabezpečit tak, že místo invertorů na obr. 7.26.b. použijeme dvoustupová hradla NAND, která otevíráme hodinovými impulsy (viz obr. 7.27.a). Je zřejmé, že je-li úroveň na hodinovém vstupu log 0 (stav mezi dvěma impulsy), nezmění klopný obvod svůj stav; pamatuje si jej po dobu mezi dvěma hodinovými impulsy. Všimneme si nyní pravdivostní tabulky na obr. 7.27.b. Jsou-li vstupy R a S uzemněny (je-li na nich logická nula), pak na výstupech řídících hradel je logická jednička nezávisle na úrovni hodinového vstupu. Výstupy Q a  zůstávají proto na úrovni, do které se dostaly před tím, než jsme na oba vstupy R a S logickou nulu přivedli. Přivedením logické nuly na oba vstupy R i S zablokujeme tedy stav výstupů Q a , které jsou nyní nezávislé na hodinových impulsech.

V tabulce je to znázorněno indexem n příslušného výstupu či vstupu. Index n označuje stav po příchodu n-tého hodinového impulsu.

 

obr. 7.27a
Rn Sn Qn+1
0 0 Qn
0 1 1
1 0 0
1 1 ?

tab. 7.27b

obr. 7.27c

Předpokládejme nyní, že Sn = 1, Rn = 0. Po příchodu hodinového impulsu je pak na výstupu hradla A3 logická 0 a na výstupu hradla A4 logická jednička. Prostudujeme-li logické úrovně zapojení uvidíme, že obvod nastavíme do stavu, kdy Q = 1 a  = 0. Tento stav setrvává do té doby, dokud v době příchodu hodinového impulsu je na vstupech S = 1 a R = 0. Ze symetrie obvodu okamžitě plyne, že pro Sn = 0 a Rn = 1, nastavíme obvod po příchodu hodinového impulsu do stavu Q = 0 a = 1.

Je-li Sn = 1 = Rn, nastaví se výstupy hradel A3 a A4 po příchodu hodinového impulsu do stavu logické nuly. Tento stav by opět implikoval, že oba výstupy hradel A1 a A2 by měly být ve stavu logické jedničky, což je neslučitelné se zapojením klopného obvodu. Ve skutečnosti se stane to, že v závislosti na tom, který z výstupů hradel A3 a A4  stoupá po ukončení hodinového impulsu rychleji, nastaví se na výstupech a Q buď stav Q = 1 nebo Q = 0. Stav výstupů proto nezáleží ani na stavech vstupů ani na úrovni hodinového impulsu, ale na vnitřních parametrech obvodu; je to tedy neurčitý stav a v tabulce je znázorněn otazníkem. Proto se při buzení tohoto klopného obvodu musí pamatovat na to, aby stav Rn = Sn = 1 nemohl nastat. Na obr. 7.27.c je schematická značka obvodu.

Kromě právě popsaného klopného obvodu R-S jsou používány tři další typy klopných obvodů: dvojčinné klopné obvody J-K, T a D. Dvojčinné klopné obvody J-K, D a T odstraňují neurčitý stav obvodu R-S. Obvod T pracuje jako binární obvod, který mění svůj stav po každém hodinovém impulsu Qn+1= .

7.5.2 Dvojčinný klopný obvod J-K (klopný obvod J-K typu master-slave

Pro odstranění neurčitého stavu klopného obvodu R-S byl vyvinut tzv. dvojčinný klopný obvod J-K. Principiální zapojení je na obr. 7.28.

obr. 7.28

Zapojení obsahuje dva řízené klopné obvody R-S, u nichž výstupy Q a prvního jsou navázány na vstupy S a R (po řadě) druhého. Druhý klopný obvod se řídí invertovanými hodinovými impulsy a zpětná vazba je vedena z výstupu druhého klopného obvodu na vstup prvního. První klopný obvod se nazývá řídicí (master), druhý klopný obvod je řízený (slave). S náběžnou hranou hodinového impulsu se nastavuje úroveň na výstupech řídícího obvodu; řízený obvod je uzavřen, neboť úroveň na jeho hodinovém vstupu = 0. S úběžnou hranou hodinového impulsu se uzavírá vstup řídícího klopného obvodu a stav na jeho výstupu je kopírován řízeným klopným obvodem. Jeho výstupní úrovně jsou vedeny zpětnou vazbou na vstup řídícího obvodu, tam však nezpůsobí žádnou změnu, neboť tentokrát je řídící obvod uzavřen (C = 0). Asynchronní vstupy jsou zavedeny do řídicího klopného obvodu. Nastavíme-li asynchronními vstupy řídící klopný obvod, přesune se tato informace do řízeného klopného obvodu okamžitě (je-li C = 0), neboť mezi hodinovými impulsy je C = 0, tedy = 1; řízený klopný obvod, ovládaný signálem , je tedy otevřen.

7.5.3 KlopnĂ˝ obvod typu D

vznikne z obvodu typu J-K, vložíme-li invertor mezi vstupy J a K tak, že K je komplementem J (obr. 7.29). Z pravdivostní tabulky obvodu J - K plyne, že Qn+1 = 1 pro Dn = Jn = n = 1 a  Qn+1 = 0 pro Dn = Jn = n = 0. Tedy Qn+1 = Dn. Vzhledem k tomu, že pravdivostní tabulka obvodu J-K pro J =  se neliší od tabulky obvodu R-S pro R = , můžeme obvod tohoto typu rovněž sestavit z řízeného obvodu R-S (v tom případě hovoříme o jednoduchém nebo jednočinném klopném obvodu). Takový obvod mění svůj stav při náběžné hraně hodinového impulsu; v případě, že D obvod sestavíme z obvodu J-K typu master - slave, mění se stav s týlovou hranou hodinového impulsu. Klopné obvody typu D mohou sloužit jako paměti binární informace, která se vybaví hodinovým impulsem k dalšímu zpracování. Příkladem jednoduchého obvodu typu D je integrovaný obvod 7474 (dva jednoduché D-obvody v jednom pouzdru).

obr 7.29

7.5.4 KlopnĂ˝ obvod typu T

mění svůj stav při každém hodinovém impulsu. Je tedy Qn+1 = n. Z pravdivostní tabulky obvodu J-K můžeme vidět, že tuto funkci plní obvod J-K pro J = K = 1. Obvod typu T má tedy dva vstupy - vstup T (spojené vstupy J-K) a vstup pro hodinové impulsy. Je-li T = 1 , obvod se překlápí, Qn+1 = n, je-li T = 0, obvod zůstává překlopen do původního stavu; Qn+1 = Qn. Tato funkce obvodu T je využita v synchronníoh čítačích - viz níže. Pokud nepotřebujeme obvod T elektricky ovládat, vystačíme s obvodem typu D , u něhož spojíme výstup se vstupem D. Snadno nahlédneme, že je pak Qn+1 = n.

7.5.5 Přehled klopných obvodů

Při aplikacích jsou důležité čtyři typy klopných obvodů: klopný obvod R-S (resp. řízený klopný obvod R-S), klopný obvod J-K, D a T. Obvody typu J-K a D jsou vyráběny v integrované formě v různých stupních integrace, obvod typu R-S je možné sestrojit pomocí hradel NAND nebo použít místo něj obvod J-K. Rovněž obvod typu T se dá snadno vytvořit z obvodu typu J-K event. z obvodu typu D. Klopné obvody mívají kromě synchronních vstupů dat ještě tzv. přímé neboli asynchronní vstupy, jimiž je možno nastavovat výstupy klopného obvodu do stavu Q = 1 nebo Q = 0 v době mezi dvěma hodinovými impulsy. Je-li klopný obvod typu master-slave, mění svůj stav při týlové hraně hodinového impulsu; jinak při náběžné hraně. Tabulka 7.4 uvádí přehledně pravdivostní tabulky jednotlivých klopných obvodů, v dalších odstavcích jsou uvedeny jejich nejčastější aplikace.

Tabulka 7.4

S-R J-K D T asynchronnĂ­ vstupy
Sn Rn Qn+1 Jn Kn Qn+1 Dn Qn+1 Tn Qn+1 C R S Q
0 0 Qn 0 0 Qn 1 1 1 0 1 0 1
1 0 0 1 0 1 0 0 0 Qn 0 0 1 0
0 1 1 0 1 0         1 1 1 *
1 1 ? 1 1                

* viz pravdivostní tabulky jednotlivých obvodů

Předchozí kapitola Předchozí podkapitola Obsah kapitoly Příklady Průvodce Následující podkapitola Následující kapitola